9월 첫째주 부터 개강했습니다. 이번 학기도 역시 VLSI Design Automation 이라는 제목의 강의인데 석박사과정 학생을 대상으로 합니다. Verilog HDL 설계 및 검증 기법을 펼칠 예정인데 주로 테스트 벤치 고급 과정이 될 겁니다. 욕심은 HDL과 SystemC, C-PLI까지 했으면 좋겠지만 학생들의 호응도에 따라 수준이 결정되겠지요. 수강생이 무려 20명이나 됩니다. 그중 반수가 외국인 학생들이네요.
제가하는 수업은 3시간 강의하고 과제를 내주는 방식입니다. 이 한과목 수업을 위해 수원까지 매두 두번씩 갈 수 없어서 금요일 저녁에 몰아서 3시간 수업 합니다. 영어로 3시간을 떠들려면 목도 아픕니다만 지루하지 않게 하려면 여간 공이 들어가는 게 아닙니다. 앞서 내준 과제를 제출 받아 일대일 대화로 점검합니다. 약 한시간 가량 걸립니다. 그리고 한시간 반정도를 수업을 하죠. 대략 8시 반쯤 끝이 납니다. 수업 시작하기 전에 공부할 자료를 사전에 전자메일로 보냅니다.
수업 자료를 만들어야 하지만 그럴 시간이 없으니 인터넷에서 자료를 찾아 미리 읽어오도록 합니다. 가끔 딱 맞는 자료가 없어서 방대하긴 합니다. 그럴땐 수업중에 요약해 줍니다.
개강하고 벌써 3주가 흘럿군요.
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1주전: 개강 예고
Hi All, This is first message from your teacher.
I'm Kook, teacher of the class, VHDL Design Automation. We'll study HDL-Hardware Description Language as a methodology of automated VLSI design. We explore advanced VLSI design techniques with some examples and its verification(Testbench) at highest level.
Student must have following prerequisite,
1. Advanced Digital Circuit Design
2. One of modern HDL syntax:VHDL,Verilog,etc.
3. C/C++ Procedural Languages
Every week, you will have study materials and homeworks via e-mail. You must complete this homework. This is lectured course. Core point of design techniques are present by teacher and discuss about submitted homeworks.
Our class start at 5,Sep.Fri.18:00.Check e-mail every week!
Good Luck,
Kook
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1주
[VLSI-DA/W01] Introduction to Design Automation and HDL
It's first time of our course, I want to hear from you,
- Why you do you take this course ?
- Do you have prerequisite for this course ?
- Your interest in HDL based design methodology.
This week we'll discuss following issues,
- Brief History of HDL: in 70's-SPICE, 80's-SCHEMATICS, 90's-HDL, 21st C-Highest level of Abstraction
- Design Automation, HOW we can achive ?
- Design flow based on HDL
- Modern HDL Comparison:VHDL, Verilog, SystemVerilog
- Question:
Do you feel easiness and effectiveness if it is Language based design?
Can you aware differences of simulation and design ?
Reference:
Higher Level Simulation and Hardware Description Language
Comparison of VHDL, Verilog and SystemVerilog
Wht HDL?
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2주
[VLSI-DA/W02] Aware diffrence of procedural programming language and HDL
Hi All,
Today we'll discuss about
1. Simulation and Design Language and its design automation
2. Differences of procedural programming language and HDL
3. Basic concepts and formality of HDL, Verilog
Come to class with last week's study materials as printed.
Reference
Recomended Coding Style(Altera)
Tutorial on Verilog
Sample Verilog HDL Codes
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숙제 1
[VLSI-DA/HW01] Design MOD-10 Counter
Hi Students,
This is our first home work. Our design practice is,
"Design MOD-10 Counter"
This counter has following features,
- Synchronous design
- Mode of Up/Down Counter
1. Draw the counter in classical logic circuit design
See counter design practice at following link
Draw MOD-10 counter using D- or T-flipflop by yourself.
2. Describe MOD-10 Up/Down counter using Verilog HDL. You can refer to following link,
There are sample Verilog for the counters. Modify the counter Verilog to MOD-10 with synchronous reset.
3. Place line-by-line comments on your Verilog HDL
4. Discuss about "Is it easy to use HDL compared to legacy logic circuit design?"
5. Discuss about "Where the counter circuit is used for ?"
Submit homework by Friday, 19th, Sep.
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