AI 에이전트가 RISC-V CPU 코어를 처음부터 설계합니다.

칩 설계에 인공지능이 활용되고 있다는 이야기는 진즉부터 있었습니다. 그런데 어느 부분에 인공지능이 적용되는지 궁금했던 차에 IEEE Spectrum 에 이와 관련하여 여러 기사가 실렸더군요.

"내 칩 제작 서비스"의 MPW를 통해 내 칩을 제작하려고 오픈-소스 반도체 설계 도구(EDA Tools)를 활용하여 "내 칩 디지털 디자인 킷"을 마련하고 몇가지 RTL 베릴로그 예제를 만들었습니다. 베릴로그를 합성하고 표준 셀 배치와 배선을 거쳐 GDS를 만들어 성공적으로 작동하는 "내 칩"을 제작할 수 있었습니다. 설계 자동화 도구를 사용 하면서 '오픈-소스' 도구들이 내놓은 결과물들을 보며 상용도구에 못지 않다는 감탄을 자아내기도 했습니다. 물론 대규모 설계에 대해 한계가 있을 것이고 상용 도구에 비하면 '오픈-소스'의 도구가 이르지 못하는 점도 많습니다. 특히 타이밍 클로져(Timing Closure)를 제대로 맞추지 못하고 있는 점은 분명해 보입니다. 최근 오픈-소스 베릴로그 합성기 Yosys에서도 업계 표준으로 받아 들이는 시높시스 디자인 컨스트레인트 SDC를 이제 막 수용하기 시작한 점은 그나마 다행입니다. 합성으로 얻은 네트리스트를 가지고 표준 셀의 배치는 레이아웃의 품질을 결정하는 중요한 요소 입니다. 

"내 칩 디자인 킷" 예제중 FIR_PE는 표준 셀이 1천여개에 불과한 소규모 설계 입니다. 자동 배선을 해놓은 레이아웃을 보면 간혹 바보같아 보이는 배선(터무니 없이 길거나 바로 이웃한 지점 사이의 배선을 이리저리 돌리거나)을 발견하곤 합니다. 배선 이전에 배치가 최적화 되지 않은 탓일 겁니다. 또는 설계자의 배치 옵션이 무리했을 수도 있습니다. 천여개에 이르는 부품들 사이의 수만에 이르는 배선을 하려면 '바보 같더라도' 자동화는 피할 수 없습니다. 일부 지엽적인 '바보 스러움'이 발견 되긴 하지만 인간으로서는 해낼 수 있는 일이 아니기 때문입니다. 이 '배치의 자동화'에 인공지능이 깊이 개입되어 있습니다. 아래의 기사를 읽어 보시길 권합니다. 자동 배치에 인공지능을 적용한 결과에 논란이 있었다고 합니다. 인공지능 만의 결과로 보이지 않는 다는 것입니다. 논의야 어땠든 이 기사를 읽으면서 반도체 설계 도구들과 방법론에 연구할 일이 아주 많다는 생각을 하게 됩니다.

Ending an Ugly Chapter in Chip Design
https://spectrum.ieee.org/chip-design-controversy

배치와 배선보다 훨씬 높은 추상화 수준의 설계자동화 기사도 눈에 띕니다. 단지 최적의 배치를 생성하는데 그치지 않고 전문가 수준의 조언까지 제공하는 AI 에이전트 까지 동원되었고 합니다. Verkor 라는 스타트업이 만든 AI 에이전트는 CPU를 묘사한 단 129 단어로부터 완벽한 RISC-V 를 설계하고 GDS 까지 생성할 수 있었답니다.

AI Agent Designs a RISC-V CPU Core From Scratch
Startup Verkor.io’s agentic AI orchestrated the entire design process from a 219-word prompt

AI 에이전트가 RISC-V CPU 코어를 처음부터 설계합니다. 스타트업 Verkor.io의 인공지능 에이전트는 219단어로 된 프롬프트를 바탕으로 전체 디자인 프로세스를 진행했습니다.

https://spectrum.ieee.org/ai-chip-design

이 기사의 연관 기사들(케이던스, 시높시스 등 상용 도구 제작사들의 인공지능 활용)도 함께 읽어보면 아주 흥미롭습니다. "내 칩 제작 서비스"를 통해 할 수 있는 설계가 비록 작고 보잘 것 없어 보이지만 이를 통해 세상의 변화를 읽고 안목을 넓히는 계기가 되길 바랍니다.